《高级HDL综合和SoC原型设计》通过实际案例介绍高级HDL综合与SoC原型设计，提供有关SoC和ASIC设计性能改进的实用信息。
　　《高级HDL综合和SoC原型设计》共16章，内容包括SoC设计、RTL设计指南、RTL设计和验证、处理器设计和架构设计、SoC设计中的总线和协议、存储器和存储控制器、DSP算法与视频处理、ASIC和FPGA综合、静态时序分析、SoC原型设计、SoC原型设计指南、设计集成与SoC综合、互连线延迟和时序、SoC原型设计和调试技巧、板级测试等。《高级HDL综合和SoC原型设计》源于作者在RTL和SoC设计领域多年实践经验的总结，旨在为SoC设计工程师提供有价值的参考。

目录
第？1？章 概述 1
1.1 摩尔的预言与现实 2
1.2 ASIC设计与工艺节点的缩减 5
1.3 英特尔处理器的演变 6
1.4 ASIC设计 7
1.5 ASIC设计流程 10
1.6 ASIC/SoC设计的挑战 13
1.7 总结 14
第？2？章 SoC设计 15
2.1 SoC设计 16
2.2 SoC设计流程 17
2.3 SoC原型设计与挑战 20
2.4 总结 21
第？3？章 RTL设计指南 23
3.1 RTL设计指南 24
3.2 RTL设计实际场景 25
3.3 用括号运算符分组 30
3.4 三态总线和三态逻辑 31
3.5 敏感列表不完整 32
3.6 共享公共资源 33
3.7 多时钟域设计 36
3.8 临时变量的赋值顺序 37
3.9 门控时钟 38
3.10 时钟使能 39
3.11 总结 39
第？4？章 RTL设计和验证 41
4.1 SoC的RTL设计策略 42
4.2 SoC的RTL验证策略 43
4.3 设计场景 44
4.4 状态机的优化 47
4.5 复杂设计的RTL设计 49
4.6 顶层RTL设计 50
4.7 总结 50
第？5？章 处理器设计和架构设计 53
5.1 处理器架构和基本参数 54
5.2 处理器功能与架构设计 58
5.3 处理器架构与微架构 59
5.4 RTL设计与综合策略 69
5.5 设计场景 70
5.6 性能提升 77
5.7 在SoC原型设计中处理器的应用 78
5.8 总结 79
第？6？章 SoC设计中的总线和协议 81
6.1 数据传输方案 82
6.2 三态总线 83
6.3 串行总线协议 84
6.4 总线仲裁 87
6.5 设计场景 88
6.6 高密度FPGA结构和总线 94
6.7 单主控AHB 96
6.8 本讨论对SoC原型设计有何帮助？ 97
6.9 总结 97
第？7？章 存储器和存储控制器 99
7.1 存储器 100
7.2 DDR 105
7.3 SRAM控制器和时序约束 106
7.4 SDRAM控制器和时序约束 107
7.5 FPGA设计与存储器 108
7.6 存储器控制器 110
7.7 本讨论对SoC原型设计有何帮助？ 111
7.8 总结 114
第？8？章 DSP算法与视频处理 115
8.1 DSP处理器 116
8.2 DSP算法与实现 117
8.3 DSP处理环境 119
8.4 数字信号处理算法的架构 119
8.5 视频编码器和解码器 121
8.6 本讨论对SoC原型设计有何帮助？ 122
8.7 设计场景 125
8.8 总结 128
第？9？章 ASIC和FPGA综合 129
9.1 设计分区 130
9.2 RTL 综合 131
9.3 设计约束 132
9.4 综合和约束 133
9.5 基于FPGA的SoC原型设计的综合 136
9.6 FPGA和ASIC综合过程中的实际场景 139
9.7 总结 140
第？10？章 静态时序分析 141
10.1 同步电路与时序 142
10.2 亚稳态 143
10.3 亚稳态和多时钟域设计 144
10.4 时序分析 144
10.5 时序收敛 145
10.6 同步设计中的时序路径 147
10.7 时序分析工具应具备的功能 150
10.8 建立时间分析 150
10.9 保持时间分析 153
10.10 时钟的网络延迟 155
10.11 生成时钟 155
10.12 时钟多路复用与假路径 156
10.13 门控时钟 156
10.14 多周期路径 157
10.15 FPGA设计中的时序 157
10.16 FPGA设计中的时序分析 158
10.17 本讨论对SoC原型设计有何帮助？ 159
10.18 总结 160
第？11？章 SoC原型设计 161
11.1 基于FPGA的SoC原型设计 162
11.2 高密度FPGA和原型设计 165
11.3 Xilinx 7系列FPGA 166
11.4 总结 173
第？12？章 SoC原型设计指南 175
12.1 SoC原型设计阶段应遵循的指导原则 176
12.2 对RTL进行修改以使其具有FPGA的等效功能 177
12.3 原型制作过程中的注意事项 179
12.4 单FPGA设计的SoC原型设计指南 182
12.5 多FPGA设计的SoC原型设计指南 186
12.6 原型设计阶段IP使用指南 188
12.7 引脚复用设计指南 189
12.8 IO 多路复用及在原型设计中的应用 189
12.9 使用LVDS进行高速串行数据传输 191
12.10 使用LVDS在并行线上发送时钟信号 191
12.11 使用增量编译流程 191
12.12 总结 192
第？13？章 设计集成与SoC综合 193
13.1 SoC架构 194
13.2 设计分区 194
13.3 设计分区中的挑战 195
13.4 如何克服分区难题？ 198
13.5 设计分区对EDA工具的需求 200
13.6 更好的原型设计综合效果 202
13.7 FPGA设计中的约束与综合 204
13.8 总结 206
第？14？章 互连线延迟和时序 207
14.1 接口与互连 208
14.2 高速数据传输接口 209
14.3

第？1？章概概述
　　集成电路中的晶体管数量每隔18到24个月翻一番。
　　戈登 摩尔
　　21世纪初需要的是亿门级逻辑的ASIC设计，其应用覆盖无线通信、汽车、医疗和其他高速运算处理或视频处理等领域，在这些领域中，高速ASIC芯片扮演着至关重要的角色。对于这样的ASIC或片上系统（SoC）原型，需要在实现层面上识别并解决bug，并测量其性能。换句话说，这可以避免ASIC芯片的重新设计。在此背景下，本章主要讨论ASIC的设计流程和挑战，以及ASIC的工艺节点演进和SoC架构。本章有助于理解ASIC设计中涉及的步骤和过程。
　　1.1摩尔的预言与现实
　　1958年，Jack Kilby在德州仪器（TI）设计出**个集成电路（IC），没有人会想到集成电路（IC）在21世纪发展得如此迅猛。1965—1975年，英特尔联合创始人戈登 摩尔（Gordon Moore）预测：“集成电路中的晶体管数量每隔18到24个月翻一番。”我们称之为摩尔定律。实际上，摩尔定律不仅仅是定律，它通常被当作预测工具，用于规划集成电路设计投资和演进周期。
　　在过去50年里，工艺节点从几微米缩小到10nm，甚至进一步缩小。高密度ASIC设计面临诸多挑战。21世纪初，设计领域的挑战主要源自复杂的设计功能、低功耗和高性能要求。这些挑战已成为设计周期中不可或缺的组成部分，通过优化设计架构，我们完全可以克服这些问题。然而，对于先进工艺节点的ASIC和SoC来说，还有很多其他挑战是由物理条件和环境条件引起的！
　　如果我们考虑晶体管的缩放，那么基于器件的物理特性将面临一些限制和现实挑战。现实中的设计与表征先进工艺节点的集成电路标准单元库是一个耗时且成本巨大的过程。亚瑟 洛克曾说过，“ASIC芯片制造的投资需求大约4年翻一番”，我们称之为洛克定律或摩尔第二定律。
　　图1.1提供了关于工艺节点演变的信息。如图所示，工艺节点已经缩小到几乎10nm，并且还将进一步缩小到7nm以下。期待出现新的技术变革和制造工艺来应对进一步缩小的挑战。
　　根据Intel工艺测算，10nm工艺节点的晶体管密度比14nm工艺节点的晶体管密度提升了大约2.7倍。
　　缩小的限制是由低功耗架构的需求和要求所引起的。缩小的工艺节点能否满足设计者所需的动态、静态和泄漏功耗，是设计师面临的*具挑战性的问题之一。
　　下面考虑一下移动领域的SoC设计。终端用户有低成本的功能需求，因此SoC设计在移动领域的挑战是设计具有低功耗的芯片组，满足多任务处理和设计功能、优化等。如图1.2所示，移动领域SoC芯片在2016年采用10/14nm工艺节点，并且随着消费者需求的增长，将向更先进的工艺节点发展。
　　国际半导体技术路线图（ITRS）关注更多芯片级系统设计及设计策略。ITRS可以评估设计趋势、设计技术和未来发展，使SoC设计更加稳健地发展。ITRS具有新的额外功能，甚至可以应用于十亿门级SoC设计。ITRS的主要目标是为ASIC设计制定发展路线图。
　　ITRS关注的重点是设计成本、制造周期，以及目标设计技术。对于半导体客户来说，主要的挑战是NRE成本。在过去十年中，掩模和测试的NRE成本已经达到了数亿美元的级别，并且由于设计规范的改变或者设计中的重大缺陷，这些成本将成倍增加。由于工艺技术的变化，产品的生命周期将缩短，因此，上市时间成为半导体设计和制造公司*关键的问题。
　　对于ASIC设计，设计或验证周期通常是几个月，而制造周期通常只有几周。设计和验证中的不确定性高，芯片制造过程中的不确定性低，在这种情况下，对工艺技术的投资已经超过了对设计技术的投资。2016年低功耗ASIC/SoC的设计成本几乎在数百万美元左右，而过去十年的投资高达数亿美元。
　　但是，ASIC的应用需要软件和硬件协同工作，所以在这十年里，系统是典型的嵌入式类型。70%～80%的成本投入到开发此类系统的软件上。在这十年中，ASIC测试成本显著增长，对于任何复杂的设计，验证成本比设计成本要高得多！
　　ITRS分为两个主要垂直领域：一是与芯片的物理设计有关的制造的复杂性；二是系统复杂性，这与系统设计场景和复杂的功能有关。
　　大多数ITRS建议物理设计重点关注以下信息：
　　（1）高频设备和互连：主要的挑战是噪声、信号完整性、延迟变化和交叉耦合。
　　（2）非线性的寄生RC和电源电压/阈值电压：由于非线性的变化，真正的挑战是满足功耗约束。
　　（3）互连性能：如何扩展互连性能以建立连接是其中一个挑战。
　　（4）全系统时钟同步：由于低功耗和统一的时钟偏差的要求，不可能实现整个系统的同步时钟结构。
　　在设计低成本、低功耗ASIC芯片的过程中，设计和制造公司需要考虑所有这些挑战。在过去的十年里，我们见证了单个晶体管的面积缩小和数量倍增，这些限制对处理器的发展路线图产生了深刻的影响！
　　除了这些物理设计挑战外，系统设计师还需要考虑验证和测试的成本、漫长的验证周